キオクシア：高密度・低消費電力3D DRAMの実用化に向けた基盤技術を発表

高積層可能な酸化物半導体チャネルトランジスタ技術を開発

東京--(BUSINESS WIRE)--（ビジネスワイヤ） -- キオクシア株式会社は、高密度・低消費電力3D DRAMの実用化に向けた基盤技術として高積層可能な酸化物半導体チャネルトランジスタ技術を開発しました。本成果は、米国サンフランシスコで開催されたIEEEの電子素子に関する国際会議IEDM（International Electron Devices Meeting）にて、12月10日（現地時間）に発表しました。本技術を用いることで、AIサーバーやIoT製品など幅広いアプリケーションにおいて低消費電力化を実現する可能性があります。

AI時代を迎え、大容量のデータを処理するために、より大容量かつ低消費電力のDRAMの実現が期待されています。従来のDRAMではメモリセルの微細化が物理限界に近づいており、さらなる大容量化に向けてメモリセルを3次元に積層する研究が進んでいます。メモリセルを積層する際に、従来のDRAMと同様の単結晶シリコンをトランジスタのチャネル材料に使用すると、製造コストが高くなり、かつ、メモリ容量に比例して、メモリセルをリフレッシュするための電力も増加する課題があります。

当社は、昨年のIEDMで酸化物半導体の縦型トランジスタを用いたOCTRAM（Oxide-Semiconductor Channel Transistor DRAM）技術を発表しました。今回の発表では、OCTRAMの3次元化に向けて、高積層可能な酸化物半導体チャネルトランジスタ技術を開発し、トランジスタを8層積層し動作することを確認しました。

今回、開発した技術は、一般的なシリコン酸化膜とシリコン窒化膜を積層膜として用い、シリコン窒化膜領域を酸化物半導体（InGaZnO）にリプレースすることで、縦方向に一括で横型トランジスタを形成するプロセスを採用するとともに、縦方向のピッチのスケーリングを可能とする3次元メモリセル構造も導入しました。これらの製造プロセスと構造により、メモリセルの積層化におけるコストの課題を克服することが期待されます。さらに、酸化物半導体の低いオフ電流という特徴により、リフレッシュ電力を抑制することが期待できます。今回、当社はリプレースで形成した酸化物半導体の横型トランジスタの高いオン電流（＞30μA）と極低オフ電流（＜1aA, 10^-18A）を実証するとともに、横型トランジスタを8層一括で形成し、動作に成功しました。

　当社は今後も、本技術を用いた3D DRAMの実用化に向けて研究開発を進めていきます。

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