Toshiba desenvolve tecnologia de plataforma CMOS em 32 nm de bom custo-benefício com litografia avançada de exposição única

TÓQUIO--(BUSINESS WIRE)--A Toshiba Corporation (TOKYO:6502) anunciou hoje uma tecnologia de plataforma CMOS em 32 nm com bom custo-benefício, que oferece maior densidade e desempenho aprimorado ao mesmo tempo em que reduz pela metade os custos por função da tecnologia de 45 nm. A plataforma foi obtida com a aplicação de litografia avançada de exposição única e tecnologia de processo porta-primeira porta de metal/high-k (gate-first metal gate/high-K). Esta tecnologia proporciona uma célula SRAM de 0,124 μm² e densidade de porta de 3.650 porta/mm². Essa célula SRAM é a menor célula da geração 32 nm já obtida até hoje. A tecnologia da plataforma baseia-se na tecnologia de processo em 32 nm desenvolvida em conjunto com a NEC Electronics Corporation.

A migração do processo de semicondutores avançados para novas gerações enfrenta desafios quanto à competitividade do custo e ao aprimoramento de desempenho para regras de projetos mais estritas. Isso exige otimização tecnológica inovadora em litografia e integração de modelagem, materiais e projeto de dispositivos.

Inicialmente se entendeu que o cumprimento de regras estritas do projeto na geração 32 nm exigia tecnologia de dupla exposição no processo litográfico, o que elevaria os custos processuais devido ao maior número de etapas do processo, e na perda da produtividade na manufatura em razão do aumento da poeira do processo. A Toshiba conseguiu desenvolver uma arquitetura com base em litografia de exposição única mediante a aplicação de litografia de imersão ArF com NA 1,3 e superior e otimizando as condições de iluminação na litografia.

O trabalho de desenvolvimento demonstrou também que a aplicação de uma porta de metal/high-K não só impulsiona o desempenho do transistor, mas também reduz o descasamento de tensão, que afeta a estabilidade operacional do SRAM e dos circuitos lógicos. Além disso, uma célula do tipo inclinado foi escolhida para a otimização do lay-out, o que também contribuiu para a redução do descasamento de tensão.

Ao adotar esta abordagem, a Toshiba conseguiu concretizar um projeto de plataforma CMOS em 32 nm que reduz em 50% os custos por função em relação à tecnologia em 45 nm, uma realização que teria sido impossível com poly/SiON convencional e dupla modelagem.

A Toshiba vai aprimorar mais o desenvolvimento da nova plataforma.

A conquista foi apresentada hoje, na International Electron Devices Meeting (IEDM), em São Francisco, Califórnia.

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