Toshiba desarrolla una tecnología de plataforma CMOS de 32nm de bajo costo mediante litografía avanzada de exposición única

TOKIO--(BUSINESS WIRE)--Toshiba Corporation (TOKIO:6502) anunció hoy el desarrollo de una tecnología de plataforma de silicio semiconductor de óxido metálico complementario (Complementary Metal Oxide Semiconductor, CMOS) de 32nm, de bajo costo, la cual ofrece mayor densidad y rendimiento mejorado, a la vez que reduce a la mitad el costo por función de la tecnología de 45nm. La plataforma se logró por medio de la aplicación de litografía avanzada de exposición única y tecnología de proceso de primera compuerta metálica de constante dieléctrica K elevada (high-K). Esta tecnología habilita una celda con memoria SRAM de 0,124 μm² y una densidad de compuerta de 3.650 compuertas/mm². Esta celda con memoria SRAM es el dispositivo más pequeño obtenido hasta el momento en la generación de 32nm. La tecnología de plataforma se basa en la tecnología de proceso de 32nm desarrollada en conjunto con NEC Electronics Corporation.

La migración del proceso avanzado de semiconductores enfrenta desafíos para lograr tanto la competitividad en términos de costo como un rendimiento mejorado para cumplir con normas de diseño más estrictas. Esto requiere una optimización tecnológica innovadora en litografía e integración de patrones, materiales y diseño de equipos.

El cumplimiento de la estricta norma de diseño para la generación de 32 nm fue vista originalmente como una tecnología con requerimientos de exposición doble en lo que se refiere al proceso de litografía, lo cual derivaría en costos más altos por el aumento de pasos de proceso y en productos de manufactura degradados debido a la mayor cantidad de partículas que resultan del proceso. Toshiba desarrolló una arquitectura basada en una litografía de exposición única por medio de la aplicación de litografía de inmersión ArF con un NA de 1,3 y mayor y a través de la optimización de las condiciones de iluminación de la litografía.

El trabajo de desarrollo también demostró que la aplicación de la compuerta metálica high-K no solo incrementa el rendimiento del transistor sino que también reduce la discrepancia de la tensión umbral, lo cual afecta la operación estable de la SRAM y de los circuitos lógicos. Además, se eligió para la optimización del diseño una celda con forma curvada, que también contribuye a reducir esta discrepancia de tensión umbral.

Al adoptar este enfoque, Toshiba desarrolló un diseño de plataforma CMOS de 32 nm que reduce el costo por función en un 50% en relación con la tecnología de 45 nm, un logro que hubiera sido imposible con las tecnologías convencionales poly/SiOn y de patrón doble.

Toshiba mejorará aún más el desarrollo de la nueva plataforma.

Este logro fue presentado hoy en el Encuentro Internacional de Dispositivos Electrónicos (International Electron Devices Meeting, IEDM) realizado en San Francisco, California.

El texto original en el idioma fuente de este comunicado es la versión oficial autorizada. Las traducciones solo se suministran como adaptación y deben cotejarse con el texto en el idioma fuente, que es la única versión del texto que tendrá un efecto legal.