Toshiba entwickelt kosteneffiziente Plattformtechnologie für 32-nm-CMOS-Prozesse mittels hoch entwickelter Einzelbelichtungslithografie

TOKIO--(BUSINESS WIRE)--Die Toshiba Corporation (TOKIO:6502) stellte heute eine kosteneffiziente Plattformtechnologie für 32-nm-CMOS-Prozesse vor, die eine höhere Dichte und optimierte Leistung bietet, während sie zugleich die Kosten pro Funktion der 45-nm-Technologie halbiert. Die Plattform wurde durch die Anwendung der fortschrittlichen Einzelbelichtungslithografie und Gate-First-Metal-Gate/High-K-Prozesstechnologie erzielt. Diese Technologie ermöglicht die Herstellung einer SRAM-Zelle mit einer Fläche von 0,124 μm² und einer Gate-Dichte von 3.650 Gates/mm². Diese SRAM-Zelle ist die kleinste, die je in der 32-nm-Generation entwickelt wurde. Die Plattformtechnologie basiert auf einer 32-nm-Prozesstechnologie, die zusammen mit der NEC Electronics Corporation entwickelt wurde.

Die hoch entwickelte Halbleiterprozessmigration steht vor der Herausforderung, sowohl finanzielle Wettbewerbsfähigkeit als auch eine optimierte Leistung im Hinblick auf striktere designspezifische Regeln zu erzielen. Dies erfordert eine innovative technologische Optimierung der Lithografie und der Struktureinbindung, der Materialien und der Gestaltung von Bauteilen.

Für die Umsetzung der strikten designspezifischen Regeln für die 32-nm-Generation wurde ursprünglich die Doppelbelichtungstechnologie im Lithografieprozess als notwendig erachtet, was zu höheren Verfahrenskosten aufgrund zusätzlicher Verfahrensschritte und zu verminderten Produktionserträgen infolge von erhöhten Staubmengen geführt hätte. Toshiba konstruierte eine Architektur, die auf Einzelbelichtungslithografie basiert, indem das Unternehmen eine ArF-Immersionslithografie mit einer numerischen Apertur (NA) von 1,3 und höher verwendete und die lithografischen Beleuchtungsbedingungen optimierte.

Die Entwicklungsarbeit zeigte ebenfalls, dass der Einsatz von einem Metall-Gate/High-K die Transistorleistung nicht nur steigert, sondern auch das Ungleichgewicht der Schwellenspannung reduziert, wodurch ein stabiler Betrieb der SRAM und der Logikschaltkreise bewirkt wird. Außerdem wurde eine Zelle mit gekrümmter Form zur Optimierung der Schaltungsanordnung ausgewählt, was ebenfalls zu einem geringeren Ungleichgewicht der Schwellenspannung beigetragen hat.

Durch die Anwendung dieser Methode hat Toshiba ein Plattformkonzept für 32-nm-CMOS-Prozesse entwickelt, mit dem die Kosten pro Funktion der 45-nm-Technologie um 50% reduziert werden - eine Leistung, die mit der herkömmlichen Poly/SiON und Doppelstrukturierung nicht möglich gewesen wäre.

Toshiba wird die Entwicklung der neuen Plattform weiter vorantreiben.

Das Ergebnis wurde heute bei dem International Electron Devices Meeting (IEDM) in San Francisco, Kalifornien, vorgestellt.

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