Toshiba développe une technologie de plateforme CMOS 32 nm économique par lithographie simple exposition évoluée

TOKYO--(BUSINESS WIRE)--Toshiba Corporation (TOKYO:6502) a annoncé aujourd’hui une technologie de plateforme CMOS 32 nm économique qui offre une densité accrue et de meilleures performances tout en réduisant de moitié le coût par fonction par rapport à la technologie 45 nm. La plateforme a été réalisée par lithographie simple exposition évoluée et une technologie de porte métallique porte première à K élevé. Cette technologie rend possibles une cellule SRAM de 0,124 μm² et une densité de portes de 3 650 portes/mm². Cette cellule SRAM est la plus petite réalisée à ce jour dans la génération 32 nm. La technologie de plateforme se base sur une technologie de process 32 nm développée en commun avec NEC Electronics Corporation.

La migration du processus des semi-conducteurs évolués est confrontée à des difficultés pour parvenir à la fois à la compétitivité sur les coûts et à une performance augmentée pour les règles de conception plus strictes. Ceci requiert une optimisation technologique innovante dans la lithographie et l’intégration des motifs, dans les matériaux et la conception des dispositifs.

La réalisation de la règle stricte de conception dans la génération 32 nm a été considérée à l’origine comme exigeant une technologie de double exposition dans le processus de lithographie, ce qui entraînait des coûts de traitement élevés en raison du nombre accru d’étapes du processus et de rendements de fabrication diminués en raison du surplus de poussières du procédé. Toshiba a donc réalisé une architecture basée sur une lithographie simple exposition par lithographie à immersion ArF avec un NA 1.3 et au-delà, et par optimisation des conditions d’illumination de la lithographie.

Les travaux de développement ont également montré que l’application d’une porte métallique à K élevé augmentait non seulement la performance des transistors, mais réduisait en outre l’asymétrie de tension de seuil, préjudiciable à la stabilité de fonctionnement des SRAM et des circuits logiques. De plus, une cellule à forme coudée a été sélectionnée pour l’optimisation de l’implantation, ce qui a également contribué à diminuer l’asymétrie de tension de seuil.

En adoptant cette démarche, Toshiba a réalisé une conception de plateforme CMOS 32 nm qui réduit le coût par fonction de 50 % par rapport à la technologie 45 nm, un succès qui aurait été impossible sans le poly/SiON classique et le double placement des motifs.

Toshiba continuera de poursuivre le développement de la nouvelle plateforme.

La réalisation a été présentée aujourd’hui lors de la réunion internationale sur les dispositifs électroniques, l’International Electron Devices Meeting (IEDM), à San Francisco en Californie.

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