东芝公司采用先进的单次曝光光刻技术开发出具有成本效益的32纳米CMOS平台技术

TOSHIBA

东芝公司（东京证券交易所：6502 ）今天宣布了一项具有成本效益的32纳米CMOS平台技术，它能提供更高的密度和性能，同时每个功能元件的成本比45纳米技术的减少了一半。该平台是通过采用先进的单次曝光光刻技术及先加工栅极的金属栅极/高介电常数（高K）工艺技术实现的。这项技术实现了0.124μm2 的SRAM单元和3650 门/mm2 的门密度。该SRAM单元是32纳米级产品所能达到的最小单元。该平台技术采用了与NEC Electronics Corporation联合开发的32纳米工艺技术。

先进半导体工艺迁移面临着同时实现成本竞争力和提高性能以达到更严格的设计规则的双重挑战。这就需要光刻技术和线路图案集成、材料和器件设计方面的创新技术优化。

实现32纳米级的严格设计规则最初被认为在光刻工艺上需要采用双重曝光技术，但这会增加了工艺步骤，导致工艺成本增加，并且，由于加工过程增加了粉尘而导致生产成品率下降。通过运用NA为1.3及以上的ArF浸没式光刻技术，及优化光刻照明条件，东芝公司实现了基于单次曝光光刻技术的架构。

开发工作也表明，应用金属栅/高介电常数不仅能提升晶体管性能，而且减少了阈值电压失配情况，阈值电压失配影响SRAM和逻辑电路的稳定运行。此外，还选用了弯曲状的单元进行线路布局优化，这也有助于减少阈值电压失配。

通过采用此方案，东芝实现了32纳米CMOS平台设计，这种设计的每个功能元件的成本比45纳米技术减少了50%，这种成果是采用传统的多晶硅和双重曝光不可能实现的。

东芝公司将进一步加强新平台的开发。

这项成果是今天在加利福尼亚州旧金山举行的国际电子器件会议（IEDM）上推出的。

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